經典解析靜電放電（ESD）原理與設計-靜電來源及保護方法-KIA MOS管
信息來源：本站 日期：2019-06-04
ESD，是靜電放電(Electrostatic Discharge)是指具有不同靜電電位的物體互相靠近或直接接觸引起的電荷轉移。ESD是一種常見的近場危害源，可形成高電壓，強電場，瞬時大電流，并伴有強電磁輻射，形成靜電放電電磁脈沖。
在電子制造業中，靜電的來源是多方面的，如人體、塑料制品、有關的儀器設備以及電子元器件本身。
人體是最重要的靜電源，這主要有三個方面的原因：
1、人體接觸面廣，活動范圍大，很容易與帶有靜電荷的物體接觸或摩擦而帶電，同時也有許多機會將人體自身所帶的電荷轉移到器件上或者通過器件放電；
2、人體與大地之間的電容低，約為50一250pF，典型值為150PF，故少量的人體靜電荷即可導致很高的靜電勢；
3、人體的電阻較低，相當于良導體，如手到腳之間的電阻只有幾百歐姆，手指產生的接觸電阻為幾千至幾十千歐姆，故人體處于靜電場中也容易感應起電，而且人體某一部分帶電即可造成全身帶電。
根據靜電的產生方式以及對電路的損傷模式不同通常分為四種測試方式：人體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感應模式(FIM: Field-Induced Model)，但是業界通常使用前兩種模式來測試(HBM, MM)。
1、人體放電模式(HBM)：當然就是人體摩擦產生了電荷突然碰到芯片釋放的電荷導致芯片燒毀擊穿，秋天和別人觸碰經常觸電就是這個原因。業界對HBM的ESD標準也有跡可循(MIL-STD-883C method 3015.7，等效人體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業標準(EIA/JESD22-A114-A)也有規定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它規定小于<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。
2、機器放電模式(MM)：當然就是機器(如robot)移動產生的靜電觸碰芯片時由pin腳釋放，次標準為EIAJ-IC-121 method 20(或者標準EIA/JESD22-A115-A)，等效機器電阻為0 (因為金屬)，電容依舊為100pF。由于機器是金屬且電阻為0，所以放電時間很短，幾乎是ms或者us之間。但是更重要的問題是，由于等效電阻為0，所以電流很大，所以即使是200V的MM放電也比2kV的HBM放電的危害大。而且機器本身由于有很多導線互相會產生耦合作用，所以電流會隨時間變化而干擾變化。
ESD的測試方法類似FAB里面的GOI測試，指定pin之后先給他一個ESD電壓，持續一段時間后，然后再回來測試電性看看是否損壞，沒問題再去加一個step的ESD電壓再持續一段時間，再測電性，如此反復直至擊穿，此時的擊穿電壓為ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次電壓(3 zaps)，為了降低測試周期，通常起始電壓用標準電壓的70% ESD threshold，每個step可以根據需要自己調整50V或者100V。
另外，因為每個chip的pin腳很多，你是一個個pin測試還是組合pin測試，所以會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端)、Analog-pin。
1. I/O pins：就是分別對input-pin和output-pin做ESD測試，而且電荷有正負之分，所以有四種組合：input+正電荷、input+負電荷、output+正電荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之亦然。
2. pin-to-pin測試: 靜電放電發生在pin-to-pin之間形成回路，但是如果要每每兩個腳測試組合太多，因為任何的I/O給電壓之后如果要對整個電路產生影響一定是先經過VDD/Vss才能對整個電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時浮接(Floating)。
3、Vdd-Vss之間靜電放電：只需要把Vdd和Vss接起來，所有的I/O全部浮接(floating)，這樣給靜電讓他穿過Vdd與Vss之間。
4、Analog-pin放電測試：因為模擬電路很多差分比對(Differential Pair)或者運算放大器(OP AMP)都是有兩個輸入端的，防止一個損壞導致差分比對或運算失效，所以需要單獨做ESD測試，當然就是只針對這兩個pin，其他pin全部浮接(floating)。
隨著摩爾定律的進一步縮小，器件尺寸越來越小，結深越來越淺，GOX越來越薄，所以靜電擊穿越來越容易，而且在Advance制程里面，Silicide引入也會讓靜電擊穿變得更加尖銳，所以幾乎所有的芯片設計都要克服靜電擊穿問題。
靜電放電保護可以從FAB端的Process解決，也可以從IC設計端的Layout來設計，所以你會看到Prcess有一個ESD的option layer，或者Design rule里面有ESD的設計規則可供客戶選擇等等。當然有些客戶也會自己根據SPICE model的電性通過layout來設計ESD。
1、制程上的ESD：要么改變PN結，要么改變PN結的負載電阻，而改變PN結只能靠ESD_IMP了，而改變與PN結的負載電阻，就是用non-silicide或者串聯電阻的方法了。
1) Source/Drain的ESD implant：因為我們的LDD結構在gate poly兩邊很容易形成兩個淺結，而這個淺結的尖角電場比較集中，而且因為是淺結，所以它與Gate比較近，所以受Gate的末端電場影響比較大，所以這樣的LDD尖角在耐ESD放電的能力是比較差的(<1kV)，所以如果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據這個理論，我們需要一個單獨的器件沒有LDD，但是需要另外一道ESD implant，打一個比較深的N+_S/D，這樣就可以讓那個尖角變圓而且離表面很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的話這個額外的MOS的Gate就必須很長防止穿通(punchthrough)，而且因為器件不一樣了，所以需要單獨提取器件的SPICE Model。
2) 接觸孔(contact)的ESD implant：在LDD器件的N+漏極的孔下面打一個P+的硼，而且深度要超過N+漏極(drain)的深度，這樣就可以讓原來Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發生擊穿之前先從Drain擊穿導走從而保護Drain和Gate的擊穿。所以這樣的設計能夠保持器件尺寸不變，且MOS結構沒有改變，故不需要重新提取SPICE model。當然這種智能用于non-silicide制程，否則contact你也打不進去implant。
3) SAB (SAlicide Block)：一般我們為了降低MOS的互連電容，我們會使用silicide/SAlicide制程，但是這樣器件如果工作在輸出端，我們的器件負載電阻變低，外界ESD電壓將會全部加載在LDD和Gate結構之間很容易擊穿損傷，所以在輸出級的MOS的Silicide/Salicide我們通常會用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。
4)串聯電阻法：這種方法不用增加光罩，應該是最省錢的了，原理有點類似第三種(SAB)增加電阻法，我就故意給他串聯一個電阻(比如Rs_NW，或者HiR，等)，這樣也達到了SAB的方法。
2、設計上的ESD：這就完全靠設計者的功夫了，有些公司在設計規則就已經提供給客戶solution了，客戶只要照著畫就行了，有些沒有的則只能靠客戶自己的designer了，很多設計規則都是寫著這個只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結在I/O端承受ESD的浪涌(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)，PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。
以NMOS為例，原理都是Gate關閉狀態，Source/Bulk的PN結本來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩擊穿，瞬間bulk有大電流與襯底電阻形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄生橫向NPN管進入放大區(發射結正偏,集電結反偏)，所以呈現Snap-Back特性，起到保護作用。PMOS同理推導。
這個原理看起來簡單，但是設計的精髓(know-how)是什么？怎么觸發BJT？怎么維持Snap-back？怎么撐到HBM>2KV or 4KV？
如何觸發？必須有足夠大的襯底電流，所以后來發展到了現在普遍采用的多指交叉并聯結構(multi-finger)。但是這種結構主要技術問題是基區寬度增加，放大系數減小，所以Snap-back不容易開啟。而且隨著finger數量增多，會導致每個finger之間的均勻開啟變得很困難，這也是ESD設計的瓶頸所在。
如果要改變這種問題，大概有兩種做法(因為triger的是電壓，改善電壓要么是電阻要么是電流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一個高阻的non-Silicide區域，使得漏極方塊電阻增大，而使得ESD電流分布更均勻，從而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類似上面的接觸孔P+ ESD imp)，在N+Drain下面打一個P+，降低Drain的雪崩擊穿電壓，更早有比較多的雪崩擊穿電流(詳見文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。
在將電纜移去或連接到網絡分析儀上時，防止靜電放電（ESD）是十分重要的。靜電可以在您的身體上形成且在放電時很容易損壞靈敏的內部電路元件。一次太小以致不能感覺出的靜電放電可能造成永久性損壞。
為了防止損壞儀器，應采取以下措施：
1、保證環境濕度。
2、鋪設防靜電地板或地毯。
3、使用離子風槍、離子頭、離子棒等設施，使在一定范圍內防止靜電產生。
4、半導體器件應盛放在防靜電塑料盛器或防靜電塑料袋中, 這種防靜電盛器有良好導電性能, 能有效防止靜電的產生。當然, 有條件的應盛放在金屬盛器內或用金屬箔包裝。
5、操作人員應在手腕上帶防靜電手帶,這種手帶應有良好的接地性能, 這種措施最為有效。
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