MOS晶體管低功耗電路詳解-MOS晶體管開通過程及影響因素-KIA MOS管
信息來源：本站 日期：2018-11-22
mos晶體管，金屬-氧化物-半導體(Metal-Oxide-Semiconductor)結構的晶體管簡稱MOS晶體管，有MOS管構成的集成電路稱為MOS集成電路。
MOS晶體管，開關管的開關模式電路如圖所示，二極管可是外接的或MOS管固有的。開關管在開通時的二極管電壓、電流波形如圖5所示。在圖5的階段1開關管關斷，開關電流為零，此時二極管電流和電感電流相等；在階段2開關導通，開關電流上升，同時二極管電流下降。開關電流上升的斜率和二極管電流下降的斜率的絕對值相同，符號相反；在階段3開關電流繼續上升，二極管電流繼續下降，并且二極管電流符號改變，由正轉到負；在階段4，二極管從負的反向最大電流IRRM開始減小，它們斜率的絕對值相等；在階段5開關管完全開通，二極管的反向恢復完成，開關管電流等于電感電流。
電介質在決定閾值電壓方面也起了重要作用。厚電介質由于比較厚而削弱了電場。所以厚電介質使閾值電壓上升，而薄電介質使閾值電壓下降。理論上，電介質成分也會影響電場強度。而實際上，幾乎所有的MOS管都用純二氧化硅作為gate dielectric。這種物質可以以極純的純度和均勻性生長成非常薄的薄膜；其他物質跟它都不能相提并論。因此其他電介質物質只有很少的應用。（也有用高介電常數的物質比如氮化硅作為gate dielectric的器件。有些作者把所有的MOS類晶體管，包括非氧化物電介質，稱為insulated-gate field effect transistor（IGFET））
gate的物質成分對閾值電壓也有所影響。如上所述，當GATE和BACKGATE短接時，電場就出現在gate oxide上。這主要是因為GATE和BACKGATE物質之間的work function差值造成的。大多數實際應用的晶體管都用重摻雜的多晶硅作為gate極。改變多晶硅的摻雜程度就能控制它的work function。
GATE OXIDE或氧化物和硅表面之間界面上過剩的電荷也可能影響閾值電壓。這些電荷中可能有離子化的雜質原子，捕獲的載流子，或結構缺陷。電介質或它表面捕獲的電荷會影響電場并進一步影響閾值電壓。如果被捕獲的電子隨著時間，溫度或偏置電壓而變化，那么閾值電壓也會跟著變化。
第一個影響閾值電壓的因素是作為介質的二氧化硅(柵氧化層)中的電荷Qss以及電荷的性質。這種電荷通常是由多種原因產生的，其中的一部分帶正電，一部分帶負電，其凈電荷的極性顯然會對襯底表面產生電荷感應，從而影響反型層的形成，或者是使器件耗盡，或者是阻礙反型層的形成。Qss通常為可動正電荷。
第二個影響閾值電壓的因素是襯底的摻雜濃度。從前面的分析可知，要在襯底的上表面產生反型層，必須施加能夠將表面耗盡并且形成襯底少數載流子的積累的柵源電壓，這個電壓的大小與襯底的摻雜濃度有直接的關系。襯底摻雜濃度(QB)越低，多數載流子的濃度也越低，使襯底表面耗盡和反型所需要的電壓VGS越小。
所以，襯底摻雜濃度是一個重要的參數，襯底摻雜濃度越低，器件的閾值電壓數值將越小，反之則閾值電壓值越高。對于一個成熟穩定的工藝和器件基本結構，器件閾值電壓的調整，主要通過改變襯底摻雜濃度或襯底表面摻雜濃度進行。襯底表面摻雜濃度的調整是通過離子注入雜質離子進行。
第三個影響閾值電壓的因素是由柵氧化層厚度tOX決定的單位面積柵電容的大小。單位面積柵電容越大，電荷數量變化對VGS的變化越敏感，器件的閾值電壓則越小。
實際的效應是，柵氧化層的厚度越薄，單位面積柵電容越大，相應的閾值電壓數值越低。但因為柵氧化層越薄，氧化層中的場強越大，因此，柵氧化層的厚度受到氧化層擊穿電壓的限制。選用其他介質材料做柵介質是當前工藝中的一個方向。例如選用氮氧化硅 SiNxOy 替代二氧化硅是一個微電子技術的發展方向。正在研究其它具有高介電常數的材料，稱為高k柵絕緣介質。
第四個對器件閾值電壓具有重要影響的參數是柵材料與硅襯底的功函數差ΦMS的數值，這和柵材料性質以及襯底的摻雜類型有關，在一定的襯底摻雜條件下，柵極材料類型和柵極摻雜條件都將改變閾值電壓。對于以多晶硅為柵極的器件，器件的閾值電壓因多晶硅的摻雜類型以及摻雜濃度而發生變化。
可見，在正常條件下，很容易得到增強型PMOS管。為了制得增強型NMOS管，則需注意減少Qss、Qox，增加QB。采用硅柵工藝對制做增強型NMOS管和絕對值小的增強型PMOS管有利。
MOS晶體管功耗電路，應對器設計的本錢依賴于幾個要素，而不只僅是硅的本錢。事實上，芯片制造工藝的本錢(就其復雜性和成熟水平與良率而言)普通能夠由電路設計師來控制。依據經歷，當裸片面積超越1mm2時，用于供給鏈應用的RFID的本錢開端降落。
當RFID應對器從系統的最小范圍運動到最大范圍時，其功率大致變化三十倍，所以RFID應對器的功率請求可能對設計師提出了一個難于預測的應戰。雖然UHFRFID應對器能夠取得的典型功率在一百毫瓦數量級，但該問題并非僅限于功耗。即便是在短間隔內，能夠對應對器提供足夠的功率卻可能招致電壓過載。應對器還必需工作在從-25℃~+40℃的標稱工作范圍內，以從-40℃~+65℃基于EPCGen2規范的擴展溫度范圍內。
本錢與功率請求極大地影響了對用于消費RFID應對器IC的工藝選擇。正如在先前系列文章中所提到的，肖特基接觸在RFID應對器設計中提供了低開啟電壓、低結電容以及高電流驅動。另外，曾經有人努力于采用新的工藝，例如BiCMOS以及藍寶石硅片(SOS)，其提供了極佳的低功耗性能。但每種辦法都有其不利的一面。在CMOS工藝中肖特基接觸并非是常規的，而普通需求后處置步驟。其它工藝諸如BiCMOS和SOS對大多數RFID應對器應用而言又太貴了。
MOS管晶體管功耗電路，完成低功耗電路請求的另一個辦法是動態閾值電壓MOSFET技術。其能夠應用體硅CMOS技術完成低價消費。其全部優勢十分合適于開發下一代UHFRFID應對器，本文將對此作細致闡述。本文將首先引見DTMOS的根本原理。接下來，DTMOS在數字、模仿以及射頻范疇的完成將被重點闡明，這是由于UHFRFID應對器包括了觸及一切這三個范疇的電路。最后，將演示滿足EPCGen2指標UHFRFID的DTMOS帶隙參考電路的芯片完成。
DTMOS屬于根本上采用互連的阱和柵的MOS管晶體管(圖1)。關于雙阱p襯底CMOS工藝，由于只能單獨控制和消費N阱的這一事實，所以只能采用P型DTMOS，這是由于N型DTMOS的P阱具有到P襯底的共同和低歐姆的通路。但是，N型DTMOS能夠在具有深N阱特性的工藝中取得。DTMOS的操作相似于弱反型MOS的操作，類似于橫向PNP管中的三極管操作。弱反型MOS晶體管的漏電流與橫向PNP的集電極電流(都在飽和區)為：
其中：F=FBJT=VBE。用于三極管，F=FWIM=[(VGS-VT)×COX/(COX+Cdepletion)]
用于弱反型MOS晶體管。
耗盡層電容的值依賴于耗盡層的寬度，其依次依賴于阱的摻雜特性，以及在硅中源極結左近的電壓降。因而，該要素依賴于所采用的阱-源電壓和經過閾值調制效應所采用的阱-源電壓。
DTMOS能夠被看作基極上具有額外柵的橫向雙極PNP管。基于這一觀念，DTMOS的漏電流主要取決于經過源—阱結的電壓，其在VGS與ID之間產生了理想的指數(相似雙極)關系。由于互連柵—阱的存在，在柵和阱之間存在著內建電壓FGW。由于電容的分配，電壓FGW在柵氧和硅上被再次分配。這意味著硅中的電壓降由于FGW作為勢壘，降低了電壓Fb1，DTMOS的漏電流能夠表示為：
由這些推導得出的關鍵結果如下：
1.與硅PN結的1.2V相比，DTMOS器件的帶隙顯然是0.6V；
2.DTMOS器件具有理想的指數特性[IDaexp(qVGS/kT)]；
3.DTMOS器件的橫向電流具有exp(qFb1/kT)因子，其比通常的橫向PNP要大；
4.帶隙電壓具有明顯的溫度依賴性。采用0.25umDTMOS工藝消費的初步勝利設計工作在77K溫度下，運用0.6V電源電壓并將襯底銜接到固定的正向偏置電壓。接下來的實驗包括受控柵橫向雙極晶體管以及襯底銜接到柵端的硅絕緣體(SOI)MOSFET工藝。第一種工藝用于小型的低功耗模仿應用，而第二種工藝是超低功耗CMOS的典型最佳候選技術。
DTMOS技術在其產生的柵—延遲/功耗方面與傳統的CMOS電路技術相比顯現出驚人的性能優勢。DTMOS還在RF電路中顯現出優越性能。在傳統的CMOS中，減少到更小特征尺寸和閾值電壓(VTH)的工藝增加了工作速度。但是，VTH的降低也招致了亞閾值MOSFET行為的降落。靜態電路中靜態電流的增加，將VTH限制為0.4V。DTMOS可能能夠克制這些約束，特別是工作在具有峻峭的亞閾值特性的極低VDD和低VTH下。對DTMOS，柵輸入電壓正向偏置了襯底，依據著名的體效應公式，VTH將降低：
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